Migen生成的Verilog总是重置在FSM中分配的信号在migen中,如果一个模块将一个值赋给有限状态机中的一个信号,这个有限状态机被实现为migen.genlib.fsm.FSM,那么生成的Verilog将向always块附加一个额外的赋值,以重置生成 ...2024-06-26 已阅读: n次