在Emacs的Verilog文件中嵌入Python代码

Question

我正在做一个项目，我需要在Verilog文件中嵌入Python。Python并不是真正用于执行的，因为它将由辅助工具读取。Python将编写一些具有固定界限的块（例如orgbabel中的#+BEGIN_SRC）。在

module name ();

#+BEGIN_SRC python
def my_function ():
    ...
#+END_SRC

always @(posedge clk)
    ...
endmodule

在Emacs中，这会造成严重的破坏，尽管Python模式和Verilog模式工作得很好，但是当在同一个文件中组合这两种模式时，事情很快就会崩溃。缩进和语法高亮一样被彻底破坏了。我知道这是一件很奇怪的事情，我知道在正常情况下几乎肯定不会有任何真正的需要这样做，但是对于这个特殊的情况，这是必要的。在

我的问题是：在Emacs中有没有在同一个文件中指定多个主要模式。例如，是否有某种方法可以使用Verilog模式作为主模式编写文件，但在预定义的块中使用Python模式，然后在重置文件时忽略这些块。在

Answer 1

这里列出了多种可能性：

http://emacswiki.org/emacs/MultipleModes

我用了乳胶和haskell的多模式，而且效果还不错。在