擅长:python、mysql、java
<p>考虑特定用途的语言,如VHDL或Verilog;可能带有组合/扩展,如<a href="https://stackoverflow.com/users/2864740/user2864740">PyHVL</a>或{a2}。。在</p>
<p>。。但是,如果这个<em>必须从头创建和/或纯Python实现,请考虑使用与高级硬件语言中相同的概念。特别是考虑一个<em>反应性</em>设计。Verilog和VHDL都支持这个概念,即对输入(如时钟)的更改将驱动行为和新的输出状态。在</p>
<p>然后,每个“反应式回调”只接受输入状态,并发出与其他组件隔离的特定输出状态。然后通过状态变化和围绕变化的反应性触发器建立依赖关系。在</p>
<p>触发器/防护装置中可能用到的东西:</p>
<ul>
<li>线路或数据更改状态</li>
<li>发信号事件</li>
<li>循环计数(例如最小值、之后、随机)</li>
</ul>